The caching invalidation guidelines from the AMD-Vi specification (48882—Rev
3.07-PUB—Oct 2022) is incorrect on some hardware, as devices will malfunction
(see stale DMA mappings) if some fields of the DTE are updated but the IOMMU
TLB is not flushed. Such stale DMA mappings can point to memory ranges not owned by the guest, thus
allowing access to unindented memory regions.
Las pautas de invalidación de almacenamiento en caché de la especificación AMD-Vi (48882—Rev 3.07-PUB—octubre de 2022) son incorrectas en algunos hardware, ya que los dispositivos funcionarán mal (consulte las asignaciones de DMA obsoletas) si algunos campos del DTE se actualizan pero el IOMMU TLB no está eliminado. Estas asignaciones de DMA obsoletas pueden apuntar a rangos de memoria que no pertenecen al huésped, lo que permite el acceso a regiones de memoria sin sangría.
The caching invalidation guidelines from the AMD-Vi specification (48882—Rev 3.07-PUB—Oct 2022) is incorrect on some hardware, as devices will malfunction (see stale DMA mappings) if some fields of the DTE are updated but the IOMMU TLB is not flushed. Such stale DMA mappings can point to memory ranges not owned by the guest, thus allowing access to unindented memory regions.
